Jornal de Ciência de Energia Nuclear e Tecnologia de Geração de Energia

Um projeto eficiente de multiplicador de pipeline não assinado de 32 bits baseado em FSM usando Verilog HDL

Hema Chitra * , R Dhanasekaran, V Rajya Ganesh e Preeti Maddhyeshia

Este artigo mostra uma modificação no multiplicador em pipeline de 32 bits baseado em FSM. Utiliza Carry Look Ahead Adders (CLA’s) e Carry Select Adders (CSA) no lugar de Ripple Carry Adders (RCA’s) num multiplicador de pipeline baseado em FSM de 32 bits para reduzir o atraso de propagação de carry. O projeto de hardware proposto baseia-se no algoritmo shift and add para o processo de multiplicação. O nosso projeto sugerido de multiplicador em pipeline reduziu o somador e adicionou o produto parcial sequencialmente para aumentar a frequência máxima de funcionamento e reduzir os recursos de hardware. O relatório de síntese mostra que o multiplicador em pipeline de 32 bits baseado em FSM modificado tem menos atraso e menos utilização de recursos lógicos do que o multiplicador em pipeline baseado em FSM. A simulação foi feita no Xilinx Vivado 2017.4 (Verilog HDL).

O projeto proposto instancia o somador de seleção de transporte para o processo de adição parcial do produto; o somador de seleção de transporte é mais rápido que o somador de transporte ripple. A compensação entre o atraso e a potência, o atraso foi reduzido e a potência aumentada quando comparado com o método existente. O método proposto pode ser utilizado para a operação de multiplicação em pipeline de alta velocidade.