Revista de Engenharia da Computação e Tecnologia da Informação

Modelo de deteção de conclusão para um comparador digital

Dimitar ST

Modelo de deteção de conclusão para um comparador digital

O processo de comutação num comparador de magnitude multibit foi analisado, bem como a latência com que os recursos de saída são formados. É apresentada uma análise crítica dos possíveis métodos para a avaliação da latência das portas lógicas, nomeadamente a disjunção de sinal dual-rail, o elemento C de Muller e a NULL Convention Logic (NCL). Um novo circuito lógico económico para a realização da deteção de conclusão ao realizar a comparação de operação foi proposto em ligação com as conclusões retiradas. O circuito lógico sintetizado baseia-se no paralelismo do circuito comparador. O sinal gerado pelo referido circuito permite que o comparador funcione nas condições de controlo assíncrono.